先進封裝，最后的倚仗

轉(zhuǎn)自：半導(dǎo)體行業(yè)觀察

來源：內(nèi)容由半導(dǎo)體行業(yè)觀察（ID：icbank）編譯自bits-chips，謝謝。

隨著縮小速度放緩，先進的封裝技術(shù)允許晶體管數(shù)量不斷增加。

半導(dǎo)體封裝曾經(jīng)是事后才想到的。作為一個低技術(shù)含量的流程，它主要外包給主要在勞動力成本上競爭的公司。然而，如今，領(lǐng)先的芯片制造商正在自己的封裝設(shè)施上投入大量資金。據(jù) Yole Group 稱，到 2022 年，他們的總投資將達到 443 億美元，預(yù)計到 2028 年每年將增長 10.6% (CAGR)。顯然，封裝已成為半導(dǎo)體制造的一個高度戰(zhàn)略性的方面。

更準(zhǔn)確地說，一組將芯片組合到單個封裝中的不同技術(shù)（統(tǒng)稱為先進封裝）正在蓬勃發(fā)展。除了器件縮小、材料工程和設(shè)計協(xié)同優(yōu)化技術(shù)之外，先進封裝正在迅速成為推動摩爾定律的創(chuàng)新的主要支柱。

2022-2028 年按封裝平臺劃分的先進封裝收入（十億美元）。來源：先進封裝市場監(jiān)測，Yole Intelligence，2023 年第一季度

不難看出原因：先進的封裝允許更多的晶體管一起工作。在過去的幾十年里，光刻驅(qū)動的微縮技術(shù)使得一塊硅上的開關(guān)數(shù)量從數(shù)百個增長到數(shù)十億個。現(xiàn)在，縮小速度正在放緩，而芯片生產(chǎn)成本卻在上升，通過這種機制增加晶體管數(shù)量來提高計算能力變得越來越困難。

拋開形狀因素問題不談，將硅片做得更大并不是一個有吸引力的解決方案。芯片越大，由于一個或多個災(zāi)難性缺陷而變得無用的可能性就越大。小芯片可以提高產(chǎn)量，考慮到現(xiàn)代半導(dǎo)體制造的制造成本令人瞠目結(jié)舌，這一點尤其重要。然而，通過連接多個芯片，晶體管數(shù)量可以繼續(xù)增長。英特爾首席執(zhí)行官帕特·基辛格承諾在單個芯片封裝中包含萬億個晶體管。

據(jù)了解，英特爾采用嵌入式多芯片互連橋 (EMIB) 來連接 2D 平面中的芯片，并采用Fovero來垂直堆疊它們。EMIB en Foveros 還可以組合在單個封裝中，將兩個或多個 Foveros 堆棧并排互連。最近，英特爾推出了玻璃基板，可以更密集地封裝小芯片。

臺積電無法滿足對其晶圓上芯片（CoWoS）封裝的需求，這種封裝可以將多個芯片和內(nèi)存塊集成到一個封裝中。它用于人工智能處理器和其他高性能計算應(yīng)用程序。CoWoS 是臺積電 3D Fabric 高級封裝選項套件的一部分。

三星提供用于并排連接芯片的 I-Cube 和 H-Cube 以及用于堆疊芯片的 X-Cube，“實現(xiàn)超高垂直互連密度和更低的寄生效應(yīng)，同時節(jié)省大量片上空間。”

引入先進封裝的另一個原因是通信瓶頸。就像晶體管一樣，芯片內(nèi)布線已經(jīng)縮小到更小的幾何形狀和更緊密的封裝。芯片內(nèi)的這些互連也變得越來越長。由此產(chǎn)生的寄生電阻增加和其他效應(yīng)會在芯片不同部分之間的通信中引入顯著的延遲，直至計算速度的任何改進都被抵消。通過堆疊芯片并使用更粗的管道連接它們，可以避免通信瓶頸。

最后，由于每個晶體管的價格不再下降，而且某些功能（例如 I/O 和 SRAM）的擴展性一直很差，因此芯片制造商有很強的動力去分解功能。在成本和性能要求方面最佳的工藝技術(shù)中分割設(shè)計和制造不同的功能，保持了對擴展邏輯部件的強烈需求。

原文鏈接

https://bits-chips.nl/artikel/explainer-how-advanced-packaging-supports-moores-law/

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